Моделирование арифметико-логического устройства для вычитания УДЦ
Моделирование арифметико-логического устройства для вычитания УДЦ для 18 разрядов. Операционная и аксиоматическая семантика команды ассемблера. Верификация линейного участка программы, участка, содержащего ветвления, цикла. Сети Петри для подпрограммы.
13.07.2012 |
Теория вычислительных процессов |
Программирование, компьютеры и кибернетика |
Язык: русский |
Просмотры: 53
